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Die Abkürzung CL steht für "CAS-Latency", was wiederum eine Abkürzung für "Column Address Strobe Latency" ist. Ein Column Address Strobe ist nun ein Zugriffssignal für einen Speicherbaustein, der seine Daten konzeptionell in Matrizen, also in Zeilen und Spalten organisiert. Soll auf eine bestimmte Speicherzelle zugegriffen werden, benötigt der Speicherbaustein eben die Angabe der Zeile und der Spalte dieser Zelle. Die Angabe der Zeile erfolgt dabei während des RAS, des Row Address Strobe, die Angabe der Spalte während des Column Address Strobe. Die CAS-Latency, oder CL, gibt nun an, wieviele Taktzyklen (T, zB 2 T oder 3 T, daher CL2 und CL3) der Speicherbaustein benötigt, die während des CAS gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen, bzw. das Ergebnis mitteilen kann.

Bei den moderneren Double Data Rate (DDR) RAM Speicherbausteinen hat man wieder einmal zu einer marktwirksamen Begriffsverschleifung gegriffen, und die Angabe der Anzahl der benötigten Taktzyklen halbiert. DDR-SDRAM Speicher mit einer CL von 4 wird zB als CL2 ausgewiesen, da ja der Speicher doppelt so viele Daten liefert wie herkömmlicher SDR (Single Data Rate)-SDRAM Speicher. Durch eine Halbierung ungrader Werte entstehen hierbei Bezeichnungen wie CL2,5 oder auch CL1,5. Dabei handelt es sich also nicht um halbe Taktzyklen.